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半导体工艺40年

选择字号: 超大 标准 发布时间:2022年06月26日 | 作者:admin | 4个评论 | 1633人浏览

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作者:过眼De云烟2013     转载已授权



半导体工艺40年(上)

距离1940年代半导体发现已经非常久远,父辈也在早年从事半导体工艺工作,因此也有些记忆和兴趣,刚好看到一些相关资料,归纳整理一下,部分图片和内容来自于公开资料。


一、晶体管的发明和发展

1947 年12 月23 日,美国贝尔实验室正式地成功演示了第一个基于锗半导体的具有放大功能的点接触式晶体管,标志着现代半导体产业的诞生和信息时代的开启。晶体管可以说是20 世纪最重要的发明,到今天已经超过70 年了。一开始非常贵,还是美国出于太空竞赛的需要,急切需要质量更轻的设备以压倒苏联推动了半导体技术的发展。实际上直到70年代初锗而不是硅三极管还是主流,开始全面代替之前的真空管(电子管)应用在电台、收音机等。
1958 年9 月12 日,德州仪器的杰克制作了第一个锗片上的集成电路(图4),其中的晶体管和被动元件是用金丝连接起来的。不过实用的集成电路工艺是1959年仙童发明的,使用了一直到今天的铝连接工艺。


二、基础技术和摩尔定律

1959 年,贝尔实验室的卡恩(D. Kahng)和艾塔拉(M. Atalla)发明了金属氧化物半导体场效应晶体管(MOSFET),这是1925 年李林菲尔德(J. Lilienfeld)提出的场效应晶体管概念的具体实现,也是直到今天半导体最基本的单元;
1967 年,卡恩和施敏(S. M. Sze)制作了浮栅型MOSFET,为半导体存储技术奠定了基础。
1965年还发生了一件大事,仙童公司的摩尔(G. Moore ,他也是英特尔的创始人之一) 提出了摩尔定律(Moore’s law,图5):集成电路上可容纳的元器件的数目,约每隔18~24 个月便会增加一倍,性能也将提升一倍(摩尔定律起初说是每年翻一番,十年后改为两年翻一番)。


三、黄金时代

图一:仙童的先驱
提到半导体,不得不提仙童公司,1957年8位年轻人离开肖克利半导体实验室创立的。后来全部因为多种原因离开仙童,这8人成为70年代半导体行业的基石,成为包括intel和AMD的创始人,也有现代半导体工艺的开山鼻祖。推动了半导体的蓬勃发展,在这之前,半导体主要应用于航天航空、军事用途。随着EPROM(可编程只读寄存器)的诞生和集成电路的发展,个人计算机(PC)顺理成章的出现了, 同时半导体也开始大规模进入民用领域,逐渐形成一个规模庞大影响人类发展的新兴行业。
顺便提一下,我国的半导体全部并不太晚,60年代开始生产晶体管,还可供出口,不过由于多种原因到70年代末工艺技术水平差距较大,后面几乎放弃所有的积累,全盘引进,但很难掌握到核心技术,主要转向来钱快的应用层面。现在,只好从头开始,急起直追。这也是我们这些年科技发展的通病,很少有真正发明和创造。


图二:4004电路板 ,4004微处理器是双列直插16脚
言归正传,我们知道计算机出现得比晶体管更早,之前是使用电子管。后来被晶体管取代,不过在70年代之前,计算机的主流是大型机和小型机,分别由IBM和DEC垄断。1970年intel推出第一个微处理器4004(2300晶体管),不过其实几乎同时德州仪器等也有拿出了同类产品,都是为了军用研发,而且德州仪器的产品集成度更高(集成了RAM、ROM、i/o),类似单片机。而且当时intel主业是存储芯片没完成交易,不过intel因祸得福,推出8008,并基于4004和8008开发出2款微型计算机(intellec4/8),配合第一款操作系统(CP/M ),在此基础上,第一款8位元处理器8080(8008因为引脚少i/o受限)诞生,并推出了第一款真正大规模个人购买的微型计算机Altair8080(比尔盖茨专门为其开发了BASIC),大大促进了个人计算机的发展。半导体进入了快车道。


(续上文)除了早期上面的altair8800还有TRS 80(使用Z80/ 1975和大名鼎鼎的苹果II(摩托罗拉6502 /1976)

第一台批量销售的微型计算机Altair8800(1974年)


使用Z80(1975年)的TRS 80 ,也是我接触的第一款微型计算机


很多人都用过的苹果Ⅱ(1976年)



半导体工艺40年(中)


一、半导体工艺的节点和发展
随着广泛的应用和资本家对于利润的追求,半导体工艺上世纪末开始飞速发展,实际上由于集成电路的发明,集成电路工艺成为半导体工艺的主角。其发展轨迹也印证了摩尔定律,随着个人智能设备如手机的普及,.。。。180nm、130nm、90nm、65nm、40nm、28nm、16nm(纳米)。。。一路发展,这个叫做技术节点,是ITRS(国际半导体技术发展蓝图)根据工艺技术的发展制定的,2010年开始提出“等效扩展”(而不是几何扩展)。
1、技术节点的含义:

图一:节点-半间距-沟道长
简单地说,在早期的时候,可以姑且认为是相当于晶体管的尺寸(如图一)。这个沟道的长度,和前面说的晶体管的尺寸,大体上可以认为是一致的。但是二者是有区别的,沟道长度是一个晶体管物理的概念。后期(见图一)用于技术节点的那个尺寸,是制造工艺的概念,二者相关,但是不相等。
主要半导体工艺节点你会发现是一个大约为0.7为比的等比数列,等效面积减半。当然,前面说过,在现在,这只是一个命名的习惯,跟实际尺寸已经有差距了。

2、工艺节点的影响(集成度、频率、功耗等)

图二:35年集成电路工艺特性变化
理论上这个尺寸代表了工艺的先进程度包括性能:
首先因为晶体管尺寸越小,速度就越快(图二2004年前)。因为晶体管(在开关电路中一般是指绝缘栅场效应管)的作用,简单地说,是把电子从一端(S),通过一段沟道,送到另一端(D),这个过程完成了之后,信息的传递就完成了。因为电子的速度是有限的,在现代晶体管中,一般都是以饱和速度运行的,所以需要的时间基本就由这个沟道的长度来决定。越短,就越快。
其次尺寸缩小之后,集成度(单位面积的晶体管数量)提升,这有多个好处,一来可以增加芯片的功能,二来更重要的是,根据摩尔定律,集成度提升的直接结果是成本的下降。这也是为什么半导体行业50年来如一日地追求摩尔定律的原因,因为如果达不到这个标准,你家的产品成本就会高于能达到这个标准的对手,你家就倒闭了。
再有晶体管缩小可以降低单个晶体管的功耗,根据经典的模型(IBM提出的Dennard Scaling)下同电场、面积越小需要的电压越低,因为缩小的规则要求,同时会降低整体芯片的供电电压,进而降低功耗。不过单位面积功耗通常是不会明显下降的,达到一定程度会导致严重的问题。
有个流行的传说:在2000左右的时候,人们已经预测,根据摩尔定律的发展,如果没有什么技术进步的话,晶体管缩小到2010左右时,其功耗密度可以达到火箭发动机的水平,这样的芯片当然是不可能正常工作的。不过这是按照当时工艺技术水平估计的,后来采取很多办法缓解了这个过程。不过业界现在也没有找到真正彻底解决晶体管功耗问题的方案,实际的做法是一方面降低电压(功耗与电压的平方成正比),一方面不再追求时钟频率。因此在上图中,2005年以后,CPU频率不再增长,性能的提升主要依靠多核架构。这个被称作“功耗墙”(不同于电子产品中人为设定的功耗墙)。


二、技术瓶颈和突破
既然提高技术节点(缩小 工艺),能够降低成本、提高性能和功能、降低功耗,所以工艺技术一段时间迅猛进步,不过很快就遇到问题。问题归纳起来很简单,再缩小难度太大成本太高甚至没办法,而且性能没法提高甚至会下降,还有前面提高的单位面积功耗也是一个问题。

图三:绝缘栅场效应管原理示意图

想说说晶体管结构,这是一个最基本的绝缘栅场效应晶体管的结构示意图,是构成开关电路最基本的单元。实际的结构可能有出入,但原理不变。Gate是栅极,可以通俗的看作控制极,Source是源极,Drain是漏极,顾名思义就是通过栅极的电压控制源极到漏极的电流,Oxide是绝缘层(通常是直接生成的二氧化硅),说明是靠电场(和电压成比例)而不是电流控制。数字集成电路中大部分是这样的开关,开关的特性如图四。虚线为理想状态,实际上不可能,蓝色和红色代表实际情况,蓝色为好的状态、红色较差。


图四:场效应管开关特性


1、继续缩小工艺的问题

第一个问题是经典模型不灵了
经典物理模型是基于宏观尺度,而原子尺度的计量单位是安,为0.1nm。
10nm的沟道长度,也就只有不到100个硅原子而已。晶体管本来的物理模型这样的:用量子力学的能带论计算电子的分布,但是用经典的电流理论计算电子的输运。电子在分布确定之后,仍然被当作一个粒子来对待,而不是考虑它的量子效应。因为尺寸大,所以不需要。但是越小,就越不行了,就需要考虑各种复杂的物理效应,晶体管的电场模型也不再适用。
第二个问题是出现了短沟道效应:晶体管性能依赖的一点是,必须要打得开,也要关得紧。短沟道器件,打得开没问题,但是关不紧,原因就是尺寸太小,内部有很多电场上的互相干扰,以前都是可以忽略不计的,现在则会导致栅端的电场不能够发挥全部的作用,因此关不紧。关不紧的后果就是有漏电流,简单地说就是不需要、浪费的电流。目前,集成电路中的这部分漏电流导致的能耗,已经占到了总能耗的接近半数,所以也是目前晶体管设计和电路设计的一个最主要的目标。
第三问题是,二氧化硅早期是一个绝妙的绝缘层,概括就是方便有效。在尺寸缩小到一定限度时,也出现了问题。别忘了缩小的过程中,电场强度是保持不变的,在这样的情况下,从能带的角度看,因为电子的波动性,如果绝缘层很窄很窄的话,那么有一定的几率电子会发生隧穿效应而越过绝缘层的能带势垒,产生漏电流。可以想象为穿过一堵比自己高的墙。这个电流的大小和绝缘层的厚度,以及绝缘层的“势垒高度”,成负相关。因此厚度越小,势垒越低,这个漏电流越大,对晶体管越不利。而且绝缘栅场效应管的开关性能、工作电流等等,都需要拥有一个很大的绝缘层电容。实际上,如果这个电容无限大的话,那么开关特性,电流就会接近理想化。这个电容等于介电常数除以绝缘层的厚度。显然,厚度越小,面积越大,介电常数越大,电容就越大,对晶体管越有利。绝缘层的厚度要不要继续缩小。实际上在这个节点之前,二氧化硅已经缩小到了不到两个纳米的厚度,也就是十几个原子层的厚度,漏电流的问题已经取代了性能的问题,成为头号大敌。
最后一个关键问题是常规工艺做不出来或者能做出来但代价很大。决定制造工艺的最小尺寸的东西,叫做光刻机。它的功能是,把预先印制好的电路设计,像洗照片一样洗到晶片表面上去,在我看来就是一种bug级的存在,因为吞吐率非常地高。否则那么复杂的集成电路,如何才能制造出来呢?2004年intel的处理器需要30多还是40多张不同的设计模板,先后不断地曝光,才能完成整个处理器的设计的印制。

所有用光的东西,都存在衍射。光刻机不例外。因为这个问题的制约,任何一台光刻机所能刻制的最小尺寸,基本上与它所用的光源的波长成正比。波长越小,尺寸也就越小,这个道理是很简单的。目前的主流生产工艺采用荷兰ASML(艾斯摩尔)生产的步进式光刻机,所使用的光源是193nm的特种(ArF)分子振荡器产生的,被用于最精细的尺寸的光刻步骤。相比目前量产的晶体管尺寸一般是20nm (14nm node),已经有了10倍以上的物理尺寸差距,可想而知工艺的难度。


2、推进技术节点的奇思妙想
上面谈到了半导体工艺发展到2000左右,开始遇到一系列新问题,脚步开始放慢。但人类区别于动物的就是大脑发达,而科学家工程师区别于普通人是更会利用大脑解决问题。当然,这需要大量的实验、资金还有必不可少的运气。
IBM的SOI(绝缘硅工艺)
之前的晶体管下面都有一个非常大的硅基底,叫做耗尽层,并非主要的工作区域(沟道),仅做为吸收平衡电荷用,但这部分会产生漏电流。IBM的工程师(具体我也不知道是谁)把这部分硅直接拿掉,换成绝缘层,绝缘层下面才是剩下的硅,这样沟道就和耗尽层分开了,因为电子来源于两极,但是两极和耗尽层之间,被绝缘层隔开了,这样除了沟道之外,就避免额外漏电,同时也减少了工作区域尺寸,一举多得。250纳米之后长期使用,这种工艺一直使用到今天(主要是一些相对较老的工艺)。当然,intel等在此思路基础上发展的改进型high-k绝缘层/金属栅工艺以及FinFET才是现在的主流工艺。
Ge strained(锗掺杂改性)沟道
通过在适当的地方掺杂一点点的锗到硅里面去,锗和硅的晶格常数不同,因此会导致硅的晶格形状改变,而根据能带论,这个改变可以在沟道的方向上提高电子的迁移率,而迁移率高,就会提高晶体管的工作电流从而提高性能。这种方法对P沟道Mos更有效。intel65纳米工艺j就采用了Ge strained。
高K值的绝缘层和金属栅
前面说到二氧化硅厚底降低到一定程度会生产不可忽视的漏电问题,很直接的想法就是找一种没有这问题同时介电常数高(更大的电容意味着更好的开关特性)的代替材料。经过海量的试验,最后找到一种名为HfO2的材料。这个就叫做high-k,这里的k是相对介电常数,也就是高介电常数材料的意思。但是high-k材料有两个缺点,一是会降低工作电流,二是会改变晶体管的阈值电压。原因也找到了都和high-k材料内部的偶极子(带极性和电场)分布有关。high-k材料的电场会降低沟内的道载流子迁移率(影响电流),并且影响在界面上的电子分布态势(影响阈值电压),这样一来就影响开关特性了。但是某些金属(或者合金具体属于商业机密)有一个效应叫做镜像电荷,可以中和掉high-k材料的绝缘层里的偶极子电场对沟道和电子分布的影响。这样一来就两全其美啦。intel45纳米采用了这些技术各方面有一个明显的提高,也带来了巨大的商业利益,摩尔工艺趋势又差不多回归了。
FinFET(英特尔叫做Tri-gate),三栅极晶体管

图五:FinFET示意图
传统的晶体管(图三),在尺寸很短的晶体管里面,因为短沟道效应,漏电流是比较严重的。而大部分的漏电流,是通过沟道下方的那片区域流通的。沟道在图上并没有标出来,是位于氧化绝缘层以下、硅晶圆表面的非常非常薄(一两个纳米)的一个窄窄的薄层。沟道下方的区域被称为耗尽层,就是大部分的蓝色区域。SOI工艺解决了漏电问题。于是,intel工程师就认为,不如把沟道都包上绝缘层,把周围都做出栅极,电容大大提高,开关性能进一步提高,因此就形成了图5的结构,本质上就是通过增加栅极达到提高控制能力的结果。这是胡正明(华人美国教授)早期提出的三栅极和环栅晶体管物理理论模型得到了实现。应用于intel22/14纳米工艺(应该是迄今为止性能最好的工艺)。实际上如图六,可以看出大面积包裹的金属栅(Metal gate)。

图六:finFET实际的样子
小结:通过各方面神人的努力,当然还有钱的功劳,解决了一个又一个的问题,继续推进半导体工艺向前发展,不过实际上还是处于颓势中(起码是性能和成本上),ITRS已经宣布不再制定新的技术路线图,换言之,权威的国际半导体机构已经不认为,摩尔定律的缩小可以继续下去了。还存在很关键的问题没有解决,除非材料和工艺有重大突破。


画外音:这下知道intel和Nvidia一直赖在16/14纳米工艺的原因吧。另外老黄不选择7纳米而选择10纳米改进工艺8纳米应该也有同样的考量,那就是性能基本提高不了,只是密度和成本的差别。而且密度较低散热矛盾相对好点。


半导体工艺40年(下)

一、半导体工艺现状
根据《2019集成电路行业研究报告》中的数据显示,先进制程(28nm及以下工艺)占据了48%的市场份额,而其它成熟工艺则占据了52%的市场份额。
如果将28nm工艺也视作“成熟工艺”的话,成熟工艺的市场份额就更大了。可以说,成熟工艺才是业界的主流。老黄为什么长期用16纳米(实际上尺寸是20+)、而且新产品也只是选择8纳米工艺(10+++实际上也是20尺寸产品),很简单与其性能不提高而增加成本和风险,还不如用稳赢稳赚的工艺。
诸多原因导致很早开始就导致晶体管的尺寸缩小进入了泥潭,越来越难,到了22-28nm之后,已经无法做大按比例缩小了,因此就没有再追求一定要缩小,反而是采用了更加优化的晶体管设计,配合上CPU架构上的多核多线程等一系列技术,继续为消费者提供相当于更新换代了的产品性能。
也就是制造工艺也越来越难做到那么小的尺寸了,而且在现有技术条件下并不能提高性能。以至于实际尺寸和节点已经两回事了。
那为什么做更小的尺寸那么困难?决定制造工艺的最小尺寸的关键设备,叫做光刻机。它的功能是,把预先印制好的电路设计,像洗照片一样洗到晶片表面上去,覆盖住需要保留的部分,然后把不需要的部分腐蚀掉,当然中间的具体工艺更复杂有多种工序。由于目前的主流较新生产工艺采用荷兰艾斯摩尔生产的步进式光刻机,所使用的光源波长是193nm,所以更小的尺寸需要靠多重曝光来达到,有的需要几十张不同的设计模板,先后不断地曝光,才能完成整个处理器的设计的印制。光衍射,会导致精确度影响越来越严重,难度难以想象。经过长时间(前后大约10年)的努力,使用了诸如浸入式光刻(把光程放在某种液体里,因为光的折射率更高,而最小尺寸反比于折射率)、相位掩模(通过180度反向的方式来让产生的衍射互相抵消,提高精确度),终于可以生产60纳米以下的产品,不过这使新工艺的成本程几何级数提升,成品率下降,以至于难度和成本无法接受,这个能接受的极限大致在20纳米(intel 14nm工艺的尺寸),7纳米(尺寸上看是假的)能做,但相对不经济而且有一些其他问题(性能下降、功率密度高等等),相信你能理解intel万年14纳米了。
那为何不用更小波长的光刻机呢?首先是光源太难,不过很难也做出来了,被称为极紫外(EUV),波长13.4纳米。但是这个波长,已经没有合适地介质可以用来折射光,构成必须的光路了,因此这个技术里面的光学设计,只能全部是反射,而在如此高的精度下,设计如此复杂的反射光路,本身就是难以想象的技术难题。这个难关集全球顶尖企业也基本解决了,但是还有新的问题,那就是EUV光源的强度不足以维持高强度生产,做是可以做了,但是速度较慢,会赔钱!所以GF和中芯早早就放弃了,intel也苦熬中,只有只手遮天的台积电和财大气粗心气比天高的三星在坚持,而且三星的EUV7评价很差。



二、半导体工艺路在何方
半导体工艺按现有的机理,要么是改善晶体管的静电物理(electrostatics),这是其中一项,要么改善沟道的输运性质(transport),决定晶体管的基本性能(开关速度和导通电流)。
近年一方面通过材料、结构、工艺的革新继续推进,出现砷化镓(GaAs)与氮化镓(GaN),以及一些改进的结构,另一方面科学家也在探索机理的改变,比如隧穿晶体管啦,负电容效应晶体管啦,碳纳米管以及近年热门的石墨烯晶体管,也就是把石墨烯做为沟道材料,但是因为存在关键问题没很大进展,这个问题就是石墨烯不能完全饱和。而晶体管设计里面,除了考虑开关性能之外,还需要考虑另一个性能,就是饱和电流问题。能不能饱和导通很关键,其实电流能饱和才是晶体管能够有效工作的根本原因,因为不饱和的话,晶体管就不能保持信号的传递,因此无法携带负载,相当于你这个开关接触不良,放到电路里面去,还不能正常工作的。砷化镓高电子迁移率已经应用于一些大功率器件,氮化镓具有很高的电子迁移率和热通量(通俗说就是导热能力),理论上是一种有前途的材料。

图一:SuperMIM
结构和材料方面,以intel的SuperFin技术取得的进展最大,已经准备实用化。号称是Willow Cove,Tiger Lake应用的全新晶体管技术。Intel公布的信息中看,10nm SuperFin技术(图一)就是Intel增强型FinFET晶体管(图二)与Super MIM(Metal-Insulator-Metal)电容器的结合。据其官方资料显示,Super MIM在同等的占位面积内电容增加了5倍,声称显著提高了产品性能。这一行业领先的技术由一类新型的 Hi-K 电介质材料实现,该材料可以堆叠在厚度仅为几埃的超薄层中,从而形成重复的“超晶格”结构。还有新型薄势垒(Novel Thin Barriers)技术采用,可以将过孔电阻降低了 30%,从而提升互连性能表现。
实际上,从图中可以看出,SuperFin并不完全是一种全新的工艺,而是fin MosFET的扩展和改进,其机理是通过多层(折叠)来大幅度扩展栅极的面积,并进一步缩小体积,是现有工艺的发展。再配合新兴绝缘材料,达到较大幅度的改善。


图二:SuperFIN

这些进展,让 10nm 芯片的性能大幅提升了约 20% 之多。约 20% 是什么概念呢?在之前的 14nm 时代,英特尔经过四次技术更迭(14nm、14nm+、14nm++、14nm+++、14nm++++)才实现了约 20% 的性能提升。而这次通过 SuperFin,一次性就完成了约 20%,进步速度远超外界想象。有媒体称,这意味着 SuperFin 已经成为速度更快、甚至可能是全球最快的晶体管。发布了 SuperFin 之后,英特尔还畅想了再进一步的增强型 SuperFin 技术。有了这些技术intel10nm及以后的工艺会更具底气。
所以不能光看表面的技术节点,intel的技术总体上我看还是领先于包括台积电的其他同行。
综上所述,半导体工艺的发展主要动力是国家利益、科技发展(比如太空探测)以及利润,是集合几十年全球的人力财力逐步攻克的。
本人是业余人士,发本人属于随笔性质,意在普通大众初步了解半导体发展的一些事情,错漏在所难免,请见谅!同时,谢谢各位的支持和指导。



总结:

冰冻三尺非一日之寒,中国的半导体工艺发展任重道远,反过来看,后发优势以及半导体工艺面临的十字路口也是我们的优势,不过改革开放以来特别是近年来我国的科研已经步入急功近利和唯经费的误区,几乎所有有才华的青年人都只能无可奈何的走这条路,只有一些功成名就同时能幡然醒悟的有踏实的研究的条件,不过大多已经远离发明创造的黄金年龄。科技要发展,还是要靠青年人,要给新一代的青年人创造符合人类发展规律的条件,这是我们强国之本。

 


原贴地址:https://tieba.baidu.com/p/6899075767

标签:CPU

已有4位网友发表了看法:

1#访客  2022-10-24 13:11:15 回复该评论
我的cpu第一块是260NM,第二块135NM,第三块飞跃到45NM,第四块洋垃圾志强28NM,第五块是AMD7NM嘎嘎
听说4NM就是极限了,马上就能看到大结局了
2#访客  2022-10-18 21:20:45 回复该评论
以目前国内半导体的投资趋势,坚持投资20年,应该会迎头赶上从而超越。
3#访客  2022-10-16 09:56:41 回复该评论
更多人关注这种内容,天朝才能强大
4#访客  2022-09-13 15:26:34 回复该评论
写的很好,下次多写写工艺相关话题。我爱看

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